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source: gpxe_study/kernel_2.6.20_src/sis900.h @ 143

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將gpxe sis900.h diffput 至 kernel sis900.H
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RevLine 
1/* sis900.h Definitions for SiS ethernet controllers including 7014/7016 and 900
2 * Copyright 1999 Silicon Integrated System Corporation
3 * References:
4 *   SiS 7016 Fast Ethernet PCI Bus 10/100 Mbps LAN Controller with OnNow Support,
5 *      preliminary Rev. 1.0 Jan. 14, 1998
6 *   SiS 900 Fast Ethernet PCI Bus 10/100 Mbps LAN Single Chip with OnNow Support,
7 *      preliminary Rev. 1.0 Nov. 10, 1998
8 *   SiS 7014 Single Chip 100BASE-TX/10BASE-T Physical Layer Solution,
9 *      preliminary Rev. 1.0 Jan. 18, 1998
10 *   http://www.sis.com.tw/support/databook.htm
11 */
12
13/*
14 * SiS 7016 and SiS 900 ethernet controller registers
15 */
16
17/* The I/O extent, SiS 900 needs 256 bytes of io address */
18#define SIS900_TOTAL_SIZE 0x100
19
20/* Symbolic offsets to registers. */
21enum sis900_registers {
22    cr=0x0,                 /* Command Register */
23    cfg=0x4,                /* Configuration Register */
24    mear=0x8,               /* EEPROM Access Register */
25    ptscr=0xc,              /* PCI Test Control Register */
26    isr=0x10,               /* Interrupt Status Register */
27    imr=0x14,               /* Interrupt Mask Register */
28    ier=0x18,               /* Interrupt Enable Register */
29    epar=0x18,              /* Enhanced PHY Access Register */
30    txdp=0x20,              /* Transmit Descriptor Pointer Register */
31    txcfg=0x24,             /* Transmit Configuration Register */
32    rxdp=0x30,              /* Receive Descriptor Pointer Register */
33    rxcfg=0x34,             /* Receive Configuration Register */
34    flctrl=0x38,            /* Flow Control Register */
35    rxlen=0x3c,             /* Receive Packet Length Register */
36    rfcr=0x48,              /* Receive Filter Control Register */
37    rfdr=0x4C,              /* Receive Filter Data Register */
38    pmctrl=0xB0,            /* Power Management Control Register */
39    pmer=0xB4               /* Power Management Wake-up Event Register */
40};
41
42/* Symbolic names for bits in various registers */
43enum sis900_command_register_bits {
44    RELOAD     = 0x00000400,
45    ACCESSMODE = 0x00000200,
46    RESET      = 0x00000100, 
47    SWI        = 0x00000080, 
48    RxRESET    = 0x00000020,
49    TxRESET    = 0x00000010, 
50    RxDIS      = 0x00000008, 
51    RxENA      = 0x00000004,
52    TxDIS      = 0x00000002, 
53    TxENA      = 0x00000001
54};
55
56enum sis900_configuration_register_bits {
57    DESCRFMT = 0x00000100, /* 7016 specific */
58    REQALG   = 0x00000080, 
59    SB       = 0x00000040, 
60    POW      = 0x00000020, 
61    EXD      = 0x00000010, 
62    PESEL    = 0x00000008, 
63    LPM      = 0x00000004, 
64    BEM      = 0x00000001,
65    RND_CNT  = 0x00000400,
66    FAIR_BACKOFF = 0x00000200,
67    EDB_MASTER_EN = 0x00002000
68};
69
70enum sis900_eeprom_access_reigster_bits {
71    MDC   = 0x00000040, 
72    MDDIR = 0x00000020, 
73    MDIO  = 0x00000010, /* 7016 specific */ 
74    EECS  = 0x00000008, 
75    EECLK = 0x00000004, 
76    EEDO  = 0x00000002,
77    EEDI  = 0x00000001
78};
79
80enum sis900_interrupt_register_bits {
81    WKEVT      = 0x10000000, 
82    TxPAUSEEND = 0x08000000,
83    TxPAUSE    = 0x04000000,
84    TxRCMP     = 0x02000000,
85    RxRCMP     = 0x01000000,
86    DPERR      = 0x00800000,
87    SSERR      = 0x00400000,
88    RMABT      = 0x00200000,
89    RTABT      = 0x00100000,
90    RxSOVR     = 0x00010000, 
91    HIBERR     = 0x00008000, 
92    SWINT      = 0x00001000,
93    MIBINT     = 0x00000800, 
94    TxURN      = 0x00000400,
95    TxIDLE     = 0x00000200,
96    TxERR      = 0x00000100,
97    TxDESC     = 0x00000080,
98    TxOK       = 0x00000040,
99    RxORN      = 0x00000020, 
100    RxIDLE     = 0x00000010,
101    RxEARLY    = 0x00000008,
102    RxERR      = 0x00000004,
103    RxDESC     = 0x00000002,
104    RxOK       = 0x00000001
105};
106
107enum sis900_interrupt_enable_reigster_bits {
108    IE = 0x00000001
109};
110
111/* maximum dma burst for transmission and receive */
112#define MAX_DMA_RANGE   7       /* actually 0 means MAXIMUM !! */
113#define TxMXDMA_shift   20
114#define RxMXDMA_shift   20
115#define TX_DMA_BURST    0
116#define RX_DMA_BURST    0
117
118enum sis900_tx_rx_dma{
119          DMA_BURST_512 = 0,      DMA_BURST_64 = 5
120};
121
122/* transmit FIFO thresholds */
123#define TX_FILL_THRESH  16      /* 1/4 FIFO size */
124#define TxFILLT_shift   8
125#define TxDRNT_shift    0
126#define TxDRNT_100      48      /* 3/4 FIFO size */
127#define TxDRNT_10       16      /* 1/2 FIFO size */
128
129enum sis900_transmit_config_register_bits {
130    TxCSI   = 0x80000000,
131    TxHBI   = 0x40000000,
132    TxMLB   = 0x20000000,
133    TxATP   = 0x10000000,
134    TxIFG   = 0x0C000000,
135    TxFILLT = 0x00003F00,
136    TxDRNT  = 0x0000003F
137};
138
139/* recevie FIFO thresholds */
140#define RxDRNT_shift     1
141#define RxDRNT_100      16      /* 1/2 FIFO size */
142#define RxDRNT_10       24      /* 3/4 FIFO size */
143
144enum sis900_reveive_config_register_bits {
145    RxAEP  = 0x80000000, 
146    RxARP  = 0x40000000, 
147    RxATX  = 0x10000000,
148    RxAJAB = 0x08000000, 
149    RxDRNT = 0x0000007F
150};
151
152#define RFAA_shift      28
153#define RFADDR_shift    16
154
155enum sis900_receive_filter_control_register_bits {
156    RFEN  = 0x80000000, 
157    RFAAB = 0x40000000, 
158    RFAAM = 0x20000000,
159    RFAAP = 0x10000000, 
160    RFPromiscuous = (RFAAB|RFAAM|RFAAP)
161};
162
163enum sis900_reveive_filter_data_mask {
164    RFDAT =  0x0000FFFF
165};
166
167/* EEPROM Addresses */
168enum sis900_eeprom_address {
169    EEPROMSignature = 0x00, 
170    EEPROMVendorID  = 0x02, 
171    EEPROMDeviceID  = 0x03,
172    EEPROMMACAddr   = 0x08, 
173    EEPROMChecksum  = 0x0b
174};
175
176/* The EEPROM commands include the alway-set leading bit. Refer to NM93Cxx datasheet */
177enum sis900_eeprom_command {
178    EEread          = 0x0180, 
179    EEwrite         = 0x0140, 
180    EEerase         = 0x01C0, 
181    EEwriteEnable   = 0x0130,
182    EEwriteDisable  = 0x0100,
183    EEeraseAll      = 0x0120,
184    EEwriteAll      = 0x0110, 
185    EEaddrMask      = 0x013F, 
186    EEcmdShift      = 16
187};
188
189/* For SiS962 or SiS963, request the eeprom software access */
190enum sis96x_eeprom_command {
191  EEREQ = 0x00000400, EEDONE = 0x00000200, EEGNT = 0x00000100
192};
193
194/* PCI Registers */
195enum sis900_pci_registers {
196  CFGPMC   = 0x40,
197  CFGPMCSR = 0x44
198};
199
200/* Power management capabilities bits */
201enum sis900_cfgpmc_register_bits {
202  PMVER = 0x00070000,
203  DSI = 0x00100000,
204  PMESP = 0xf8000000
205};
206
207enum sis900_pmesp_bits {
208  PME_D0 = 0x1,
209  PME_D1 = 0x2,
210  PME_D2 = 0x4,
211  PME_D3H = 0x8,
212  PME_D3C = 0x10
213};
214
215/* Power management control/status bits */
216enum sis900_cfgpmcsr_register_bits {
217  PMESTS = 0x00004000,
218  PME_EN = 0x00000100, // Power management enable
219  PWR_STA = 0x00000003 // Current power state
220};
221
222/* Wake-on-LAN support. */
223enum sis900_power_management_control_register_bits {
224  LINKLOSS  = 0x00000001,
225  LINKON    = 0x00000002,
226  MAGICPKT  = 0x00000400,
227  ALGORITHM = 0x00000800,
228  FRM1EN    = 0x00100000,
229  FRM2EN    = 0x00200000,
230  FRM3EN    = 0x00400000,
231  FRM1ACS   = 0x01000000,
232  FRM2ACS   = 0x02000000,
233  FRM3ACS   = 0x04000000,
234  WAKEALL   = 0x40000000,
235  GATECLK   = 0x80000000
236};
237
238/* Management Data I/O (mdio) frame */
239#define MIIread         0x6000
240#define MIIwrite        0x5002
241#define MIIpmdShift     7
242#define MIIregShift     2
243#define MIIcmdLen       16
244#define MIIcmdShift     16
245
246/* Buffer Descriptor Status*/
247enum sis900_buffer_status {
248    OWN    = 0x80000000, 
249    MORE   = 0x40000000, 
250    INTR   = 0x20000000,
251    SUPCRC = 0x10000000, 
252    INCCRC = 0x10000000,
253    OK     = 0x08000000, 
254    DSIZE  = 0x00000FFF
255};
256/* Status for TX Buffers */
257enum sis900_tx_buffer_status {
258    ABORT      = 0x04000000,
259    UNDERRUN   = 0x02000000, 
260    NOCARRIER  = 0x01000000,
261    DEFERD     = 0x00800000, 
262    EXCDEFER   = 0x00400000, 
263    OWCOLL     = 0x00200000,
264    EXCCOLL    = 0x00100000, 
265    COLCNT     = 0x000F0000
266};
267
268enum sis900_rx_bufer_status {
269    OVERRUN    = 0x02000000,
270    DEST       = 0x00800000,
271    BCAST      = 0x01800000,
272    MCAST      = 0x01000000,
273    UNIMATCH   = 0x00800000,
274    TOOLONG    = 0x00400000,
275    RUNT       = 0x00200000,
276    RXISERR    = 0x00100000,
277    CRCERR     = 0x00080000,
278    FAERR      = 0x00040000,
279    LOOPBK     = 0x00020000,
280    RXCOL      = 0x00010000
281};
282
283/* MII register offsets */
284enum mii_registers {
285    MII_CONTROL = 0x0000, 
286    MII_STATUS  = 0x0001,
287    MII_PHY_ID0 = 0x0002,
288    MII_PHY_ID1 = 0x0003,
289    MII_ANADV   = 0x0004,
290    MII_ANLPAR  = 0x0005,
291    MII_ANEXT   = 0x0006
292};
293
294/* mii registers specific to SiS 900 */
295enum sis_mii_registers {
296    MII_CONFIG1 = 0x0010,
297    MII_CONFIG2 = 0x0011,
298    MII_STSOUT  = 0x0012,
299    MII_MASK    = 0x0013,
300    MII_RESV    = 0x0014
301};
302
303/* mii registers specific to AMD 79C901 */
304enum amd_mii_registers {
305    MII_STATUS_SUMMARY = 0x0018
306};
307
308/* mii registers specific to ICS 1893 */
309enum ics_mii_registers {
310  MII_EXTCTRL  = 0x0010, MII_QPDSTS = 0x0011, MII_10BTOP = 0x0012,
311  MII_EXTCTRL2 = 0x0013
312};
313
314
315
316/* MII Control register bit definitions. */
317enum mii_control_register_bits {
318    MII_CNTL_FDX      = 0x0100,
319    MII_CNTL_RST_AUTO = 0x0200, 
320    MII_CNTL_ISOLATE  = 0x0400,
321    MII_CNTL_PWRDWN   = 0x0800,
322    MII_CNTL_AUTO     = 0x1000,
323    MII_CNTL_SPEED    = 0x2000,
324    MII_CNTL_LPBK     = 0x4000,
325    MII_CNTL_RESET    = 0x8000
326};
327
328/* MII Status register bit  */
329enum mii_status_register_bits {
330    MII_STAT_EXT        = 0x0001,
331    MII_STAT_JAB        = 0x0002, 
332    MII_STAT_LINK       = 0x0004,
333    MII_STAT_CAN_AUTO   = 0x0008, 
334    MII_STAT_FAULT      = 0x0010,
335    MII_STAT_AUTO_DONE  = 0x0020,
336    MII_STAT_CAN_T      = 0x0800, 
337    MII_STAT_CAN_T_FDX  = 0x1000,
338    MII_STAT_CAN_TX     = 0x2000, 
339    MII_STAT_CAN_TX_FDX = 0x4000,
340    MII_STAT_CAN_T4     = 0x8000
341};
342
343#define         MII_ID1_OUI_LO          0xFC00  /* low bits of OUI mask */
344#define         MII_ID1_MODEL           0x03F0  /* model number */
345#define         MII_ID1_REV             0x000F  /* model number */
346
347/* MII NWAY Register Bits ...
348   valid for the ANAR (Auto-Negotiation Advertisement) and
349   ANLPAR (Auto-Negotiation Link Partner) registers */
350enum mii_nway_register_bits {
351    MII_NWAY_NODE_SEL = 0x001f,
352    MII_NWAY_CSMA_CD  = 0x0001,
353    MII_NWAY_T        = 0x0020,
354    MII_NWAY_T_FDX    = 0x0040,
355    MII_NWAY_TX       = 0x0080,
356    MII_NWAY_TX_FDX   = 0x0100,
357    MII_NWAY_T4       = 0x0200,
358    MII_NWAY_PAUSE    = 0x0400,
359    MII_NWAY_RF       = 0x2000,
360    MII_NWAY_ACK      = 0x4000,
361    MII_NWAY_NP       = 0x8000
362};
363
364enum mii_stsout_register_bits {
365    MII_STSOUT_LINK_FAIL = 0x4000,
366    MII_STSOUT_SPD       = 0x0080,
367    MII_STSOUT_DPLX      = 0x0040
368};
369
370enum mii_stsics_register_bits {
371  MII_STSICS_SPD  = 0x8000, MII_STSICS_DPLX = 0x4000,
372  MII_STSICS_LINKSTS = 0x0001
373};
374
375enum mii_stssum_register_bits {
376    MII_STSSUM_LINK = 0x0008,
377    MII_STSSUM_DPLX = 0x0004,
378    MII_STSSUM_AUTO = 0x0002,
379    MII_STSSUM_SPD  = 0x0001
380};
381
382enum sis900_revision_id {
383  SIS630A_900_REV = 0x80,   SIS630E_900_REV = 0x81,
384  SIS630S_900_REV = 0x82,   SIS630EA1_900_REV = 0x83,
385  SIS630ET_900_REV = 0x84,        SIS635A_900_REV = 0x90,
386  SIS96x_900_REV = 0X91,    SIS900B_900_REV = 0x03
387};
388
389enum sis630_revision_id {
390  SIS630A0    = 0x00, SIS630A1      = 0x01,
391  SIS630B0    = 0x10, SIS630B1      = 0x11
392};
393
394#define FDX_CAPABLE_DUPLEX_UNKNOWN      0
395#define FDX_CAPABLE_HALF_SELECTED       1
396#define FDX_CAPABLE_FULL_SELECTED       2
397
398#define HW_SPEED_UNCONFIG               0
399#define HW_SPEED_HOME                   1
400#define HW_SPEED_10_MBPS                10
401#define HW_SPEED_100_MBPS               100
402#define HW_SPEED_DEFAULT                (HW_SPEED_100_MBPS)
403
404#define CRC_SIZE        4
405#define MAC_HEADER_SIZE 14
406
407#if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
408#define MAX_FRAME_SIZE  (1518 + 4)
409#else
410#define MAX_FRAME_SIZE  1518
411#endif /* CONFIG_VLAN_802_1Q */
412
413#define TX_BUF_SIZE     (MAX_FRAME_SIZE+18)
414#define RX_BUF_SIZE     (MAX_FRAME_SIZE+18)
415
416#define NUM_TX_DESC     16        /* Number of Tx descriptor registers. */
417#define NUM_RX_DESC     16        /* Number of Rx descriptor registers. */
418#define TX_TOTAL_SIZE NUM_TX_DESC*sizeof(BufferDesc)
419#define RX_TOTAL_SIZE NUM_RX_DESC*sizeof(BufferDesc)
420
421/* PCI stuff, should be move to pci.h */
422#define SIS630_VENDOR_ID        0x1039
423#define SIS630_DEVICE_ID        0x0630
Note: See TracBrowser for help on using the repository browser.